亚博yabo官网登录:工程师谈FPGA时序约束七步法

本文摘要:从近期一段时间工作中和通过自学的成效中,我汇总了以下几类进行时序约束的方式。

从近期一段时间工作中和通过自学的成效中,我汇总了以下几类进行时序约束的方式。依照从易到何以的排列顺序以下:  1.核心频率约束  它是最基础的,因此 型号为0。

  2.核心频率约束 时序特别注意约束  时序特别注意约束还包含FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还并不是最初的时序约束。

假如仅有这种约束得话,表述设计者的构思还局限性在FPGA处理芯片內部。  3.核心频率约束 时序特别注意约束 I/O约束  I/O约束还包含扩展槽分派方向、空余扩展槽驱动器方法、外界回首线廷时(InputDelay、OutputDelay)、左右纳电阻器、驱动器电流强度等。重进I/O约束后的时序约束,才算是初始的时序约束。FPGA做为PCB上的一个元器件,是全部PCB系统软件时序发散的一部分。

FPGA做为PCB设计的一部分,是务必PCB设计技术工程师像看待全部COTS元器件一样,阅读者并剖析其I/OTimingDiagram的。FPGA有别于COTS元器件之处取决于,其I/OTiming是能够在设计中后期在一定范畴内调节的;尽管这般,最烂還是在PCB设计早期给与充份的充分考虑并属于设计文本文档。riple  因此以由于FPGA的I/OTiming不容易在设计期内产生变化,因此 精准地对其进行约束是保证 设计稳定效率高的最重要要素。

很多在FPGA新的c语言编译器后,FPGA对外界元器件的作业者经常会出现不稳定的难题都是有可能是从而引起的。  4.核心频率约束 时序特别注意约束 I/O约束 Post-fitNetlist  引入Post-fitNetlist的全过程是指一次成功的时序发散結果刚开始,把特殊的一组逻辑性(DesignPartition)在FPGA上搭建的布局方向和走线結果(Netlist)同样出来,保证 这一布局走线結果能够在新的c语言编译器中重现,适度地,这一组逻辑性的时序发散結果也就得到 了保证。这一一部分享有上一次c语言编译器結果的全过程便是IncrementalCompilation,享有的网表种类和享有的水平都能够设定,而某种意义拘泥于Post-fitNetlist,进而获得适度的享有幅度和提升实际效果。因为拥有EDA专用工具的强有力抵制,尽管是精确到门级的粗粒度约束,设计者只需要进行一系列设定作业者才可,不务必关注布局和走线的确立信息内容。

因为精确到门级的约束內容太过多种多样,在qsf文档中存留出不来,得到 享有的网表能够以PartialNetlist的方式键入到一个分离的文档qxp中,加上和qsf文档中的粗略地配置信息内容一起顺利完成增加量c语言编译器。  5.核心频率约束 时序特别注意约束 I/O约束 LogicLock  LogicLock是在FPGA元器件最底层进行的布局约束。

LogicLock的约束是细粒度的,只要求设计高层控制模块或子控制模块能够调节的布局方向和尺寸(LogicLockRegions)。成功的LogicLock务必设计者对有可能的时序发散总体目标作出预估,充分考虑特殊逻辑性資源(扩展槽、储存器、DSP)与LogicLockRegion的方向关联对时序的危害,并能够参考上一次时序成功发散的結果。这一衡量和整体规划FPGA最底层物理学布局的全过程便是FloorPlanning。

LogicLock给了设计者对布局方向和范畴更强的决策权,能够合理地为EDA专用工具传输设计者的设计用意,避免 EDA专用工具因为缺乏布局优先信息内容而盲目跟风提升非关键线路。因为控制模块在每一次c语言编译器中的布局方向转变被限量版在了线性拟合的同样范畴内,时序发散結果的可重现性也就高些。

因为其细粒度特点,LogicLock的约束信息内容并不许多 ,能够在qsf文档中得到 享有。  务必注意的是,方式3和4经常能够混和用以,即对于FloorPlanning登陆的LogicLockRegion,把它做为一个DesignPartition进行IncrementalCompilation。它是造成 所述二种方式更非常容易误会的缘故。

  6.核心频率约束 时序特别注意约束 I/O约束 存储器布局约束  存储器布局约束是精确到存储器或LE一级的粗粒度布局约束。设计者根据对设计造成精确的操控来获得可靠的时序发散結果。对设计中的每一个存储器手工制作进行布局方向约束并保证 时序发散是一项巨大的工程项目,这意味着设计者必须基本上操控设计的物理学搭建。

这是一个理想化总体目标,不是有可能在受到限制的時间内顺利完成的。一般来说的做法是设计者对设计的部分进行存储器布局约束并根据具体经营布局走线专用工具来获得时序发散的信息内容,根据多次递归迫近预估的时序总体目标。riple  前不久看见了过一个那样的设计:一个子控制模块的每一个存储器都得到 了确立的布局方向约束。

该控制模块的时序发散也就适度地在每一次新的c语言编译器的全过程中得到 了保证。历经剖析,这一子控制模块的设计和约束最开始是在电路原理图中进行的,在超出时序发散总体目标后该设计被转换为HDL語言描述,适度的约束也存留来到环境变量中。  7.核心频率约束 时序特别注意约束 I/O约束 特殊途径廷时约束  好的时序约束理应是推动型的,而不理应是逼迫型的。

根据得到设计中关键线路的时序推迟范畴,把具体而微的工作中留有EDA专用工具在该约束的限量版范畴内支配权搭建。这也是一个理想化总体目标,务必设计者对每一条时序途径都做心里有数,务必设计者正确认识什么途径是能够根据核心频率和比较简单的时序特别注意约束就可以发散的,什么途径是必不可少制定MaxDelay和MinDelay的,一条也没法忽略,而且还务必EDA专用工具通情达理的强有力抵制。

原著途径廷时约束便是间接的原著布局走线约束,可是比所述3、4、5的方式更为协调能力,并且质朴其精确性。根据时序约束而不是显式的布局和网表约束来超出时序发散才算是时序约束的最高境界。

  忘记有网民讲到过好的时序是设计出去的,并不是约束出去的,我依然把这句话做为自身进行逻辑性设计和时序约束的具体指导。好的约束必不可少以好的设计为前提条件。

没好的设计,在约束左右再作大的时间也是没意义的。但是,根据精确的约束还可以查验设计的优劣,根据时序数据分析报告能够查验出有设计上时序考虑不周全的地区,进而多方面修改。根据几回剖析修改剖析的递归还可以超出完善设计的总体目标。

理应讲到,设计是约束的显而易见,约束是设计的保证 ,二者是紧密联系的关联。

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